{"id":195,"date":"2020-06-04T10:52:37","date_gmt":"2020-06-04T10:52:37","guid":{"rendered":"http:\/\/dsd.webs.upv.es\/?page_id=195"},"modified":"2020-09-24T10:11:49","modified_gmt":"2020-09-24T10:11:49","slug":"aserciones-idea-basica","status":"publish","type":"page","link":"https:\/\/dsd.webs.upv.es\/?page_id=195","title":{"rendered":"Aserciones: Tipos"},"content":{"rendered":"\n<div class=\"wp-block-group\"><div class=\"wp-block-group__inner-container is-layout-flow wp-block-group-is-layout-flow\">\n<ul class=\"wp-block-list\"><li><span class=\"has-inline-color has-vivid-cyan-blue-color\">Inmediatas<\/span><span style=\"color:#15749c\" class=\"has-inline-color\"> <\/span>: Se realizan dentro de procedural blocks (initial, always, tasks) y la monitorizaci\u00f3n en realidad ya no es continua sino que solo se produce en el instante en que dicha aserci\u00f3n es ejecutada.<\/li><li><span class=\"has-inline-color has-vivid-cyan-blue-color\">Concurrentes<\/span> : Como bien dice su nombre se ejecutan fuera del \u00e1mbito secuencial de Verilog (o sea fuera de los procedural blocks) y si que ejercen una monitorizaci\u00f3n continua a lo largo de toda la simulaci\u00f3n. Ni que decir tiene que esa monitorizaci\u00f3n est\u00e1 gobernada por una se\u00f1al de reloj en donde esas se\u00f1ales son muestreadas.<ul><li>Sin habilitaci\u00f3n (without implication) <ul><li>Monociclo <\/li><li>Multiciclo \u2013 concepto de secuencia <\/li><\/ul><\/li><li>Con habilitaci\u00f3n (-&gt;,=&gt;) (with implication) <ul><li>Monociclo <\/li><li>Multiciclo \u2013 concepto de secuencia<ul><li>Repeticiones <\/li><li>Complejas <ul><li>Esquema or (Antecedent-consequent) <\/li><li>Esquema and e intersect <\/li><li>Throughout y within<\/li><\/ul><\/li><\/ul><\/li><\/ul><\/li><\/ul><\/li><\/ul>\n<\/div><\/div>\n\n\n\n<p class=\"wp-block-paragraph\">La monitorizaci\u00f3n continua de las aserciones concurrentes supone que todos los ciclos de reloj del funcionamiento del sistema (bien en el flanco de subida o en el flanco de bajada) se est\u00e1 muestreando las se\u00f1ales implicadas en las expresiones o secuencias y se realiza una comprobaci\u00f3n del comportamiento.  <\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Por eso no es de extra\u00f1ar la existencia del concepto de habilitaci\u00f3n, con el cual indicamos en cada ciclo de reloj, que condici\u00f3n se debe de cumplir para habilitar la comprobaci\u00f3n de la aserci\u00f3n. Si la aserci\u00f3n no es habilitada no debe de hacerse la comprobaci\u00f3n en ese ciclo y por supuesto la aserci\u00f3n no puede fallar.<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Inmediatas : Se realizan dentro de procedural blocks (initial, always, tasks) y la monitorizaci\u00f3n en realidad ya no es continua sino que solo se produce en el instante en que dicha aserci\u00f3n es ejecutada. Concurrentes : Como bien dice su nombre se ejecutan fuera del \u00e1mbito secuencial de Verilog (o sea fuera de los procedural blocks) y si que ejercen una monitorizaci\u00f3n continua a lo largo de toda la simulaci\u00f3n. Ni que decir tiene que esa monitorizaci\u00f3n est\u00e1 gobernada por una se\u00f1al de reloj en donde esas se\u00f1ales son muestreadas. Sin habilitaci\u00f3n (without implication) Monociclo Multiciclo \u2013 concepto de secuencia Con habilitaci\u00f3n (-&gt;,=&gt;) (with implication) Monociclo Multiciclo \u2013 concepto de secuencia Repeticiones Complejas Esquema or (Antecedent-consequent) Esquema and e intersect Throughout y within La monitorizaci\u00f3n continua de las aserciones concurrentes supone que todos los ciclos de reloj del funcionamiento del sistema (bien en el flanco de subida o en el flanco de bajada) se est\u00e1 muestreando las se\u00f1ales implicadas en las expresiones o secuencias y se realiza una comprobaci\u00f3n del comportamiento. Por eso no es de extra\u00f1ar la existencia del concepto de habilitaci\u00f3n, con el cual indicamos en cada ciclo de reloj, que condici\u00f3n se debe de cumplir para habilitar la comprobaci\u00f3n de la aserci\u00f3n. Si la aserci\u00f3n no es habilitada no debe de hacerse la comprobaci\u00f3n en ese ciclo y por supuesto la aserci\u00f3n no puede fallar.<\/p>\n","protected":false},"author":1,"featured_media":0,"parent":183,"menu_order":1,"comment_status":"closed","ping_status":"closed","template":"","meta":{"ub_ctt_via":"","footnotes":""},"class_list":["post-195","page","type-page","status-publish","hentry"],"featured_image_src":null,"_links":{"self":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/195","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages"}],"about":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/types\/page"}],"author":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fcomments&post=195"}],"version-history":[{"count":11,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/195\/revisions"}],"predecessor-version":[{"id":358,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/195\/revisions\/358"}],"up":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/183"}],"wp:attachment":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fmedia&parent=195"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}