{"id":534,"date":"2020-10-22T10:20:24","date_gmt":"2020-10-22T10:20:24","guid":{"rendered":"http:\/\/dsd.webs.upv.es\/?page_id=534"},"modified":"2020-10-22T11:28:22","modified_gmt":"2020-10-22T11:28:22","slug":"interface","status":"publish","type":"page","link":"https:\/\/dsd.webs.upv.es\/?page_id=534","title":{"rendered":"Interface"},"content":{"rendered":"\n<ul class=\"wp-block-list\"><li>Es la incorporaci\u00f3n m\u00e1s relevante del systemVerilog a la descripci\u00f3n estructural <\/li><li>La idea original parece que intenta solucionar los temas de interconexi\u00f3n complejos cuando se manejan muchos puertos en las m\u00f3dulos que se est\u00e1n interconectando. As\u00ed por ejemplo cuando se realiza la interconexi\u00f3n de un sistema digital basado en un determinado bus de interconexi\u00f3n( interconectando microprocesadores y perif\u00e9ricos varios) la realizaci\u00f3n mediante puertos individuales es una soluci\u00f3n posible pero muy dada a errores conforme la complejidad aumenta. <\/li><\/ul>\n\n\n\n<figure class=\"wp-block-image size-large\"><img loading=\"lazy\" decoding=\"async\" width=\"242\" height=\"195\" src=\"https:\/\/dsd.webs.upv.es\/wp-content\/uploads\/2020\/10\/image-5.png\" alt=\"\" class=\"wp-image-540\"\/><\/figure>\n\n\n\n<ul class=\"wp-block-list\"><li> Entonces se pens\u00f3 en un encapsulamiento de toda la interconexi\u00f3n y las funcionalidades de comunicaci\u00f3n derivadas de esas interconexiones en una nueva construcci\u00f3n que denominaron \u00abinterfaz\u00bb<\/li><\/ul>\n\n\n\n<figure class=\"wp-block-image size-large\"><img loading=\"lazy\" decoding=\"async\" width=\"379\" height=\"452\" src=\"https:\/\/dsd.webs.upv.es\/wp-content\/uploads\/2020\/10\/image-4.png\" alt=\"\" class=\"wp-image-539\" srcset=\"https:\/\/dsd.webs.upv.es\/wp-content\/uploads\/2020\/10\/image-4.png 379w, https:\/\/dsd.webs.upv.es\/wp-content\/uploads\/2020\/10\/image-4-252x300.png 252w\" sizes=\"auto, (max-width: 379px) 100vw, 379px\" \/><\/figure>\n\n\n\n<ul class=\"wp-block-list\"><li>Es dif\u00edcil encontrarle un claro precursor <ul><li>Es algo m\u00e1s que una entidad de VHDL<\/li><li> Es bastante diferente a los interfaces de Vera pero hereda <\/li><li>la idea que subyace\u00a0 en Virtual Ports &amp; Binds de Vera<\/li><\/ul><\/li><\/ul>\n\n\n\n<p class=\"wp-block-paragraph\">Por tanto tenemos una nueva construcci\u00f3n, espec\u00edficamente dise\u00f1ado para jerarqu\u00eda que <\/p>\n\n\n\n<ul class=\"wp-block-list\"><li>Encapsula la interconexi\u00f3n y comunicaci\u00f3n <\/li><li>Separa la comunicaci\u00f3n de la funcionalidad <ul><li>Funcionalidad (assertions y rutinas) <\/li><\/ul><\/li><li>Habilita la abstracci\u00f3n en una descripci\u00f3n RTL (conexi\u00f3n mediante interfaces)<\/li><li>Puede incluir informaci\u00f3n de direcci\u00f3n pero incluyendo los diferentes puntos de vista de los elementos interconectados (modports)<ul><li>Master-Slave<\/li><li>Transmisor-Receptor<\/li><li> Test-DUV<\/li><\/ul><\/li><li>y puede incluir elementos de sincronizaci\u00f3n: (clocking blocks)<\/li><\/ul>\n","protected":false},"excerpt":{"rendered":"<p>Es la incorporaci\u00f3n m\u00e1s relevante del systemVerilog a la descripci\u00f3n estructural La idea original parece que intenta solucionar los temas de interconexi\u00f3n complejos cuando se manejan muchos puertos en las m\u00f3dulos que se est\u00e1n interconectando. As\u00ed por ejemplo cuando se realiza la interconexi\u00f3n de un sistema digital basado en un determinado bus de interconexi\u00f3n( interconectando microprocesadores y perif\u00e9ricos varios) la realizaci\u00f3n mediante puertos individuales es una soluci\u00f3n posible pero muy dada a errores conforme la complejidad aumenta. Entonces se pens\u00f3 en un encapsulamiento de toda la interconexi\u00f3n y las funcionalidades de comunicaci\u00f3n derivadas de esas interconexiones en una nueva construcci\u00f3n que denominaron \u00abinterfaz\u00bb Es dif\u00edcil encontrarle un claro precursor Es algo m\u00e1s que una entidad de VHDL Es bastante diferente a los interfaces de Vera pero hereda la idea que subyace\u00a0 en Virtual Ports &amp; Binds de Vera Por tanto tenemos una nueva construcci\u00f3n, espec\u00edficamente dise\u00f1ado para jerarqu\u00eda que Encapsula la interconexi\u00f3n y comunicaci\u00f3n Separa la comunicaci\u00f3n de la funcionalidad Funcionalidad (assertions y rutinas) Habilita la abstracci\u00f3n en una descripci\u00f3n RTL (conexi\u00f3n mediante interfaces) Puede incluir informaci\u00f3n de direcci\u00f3n pero incluyendo los diferentes puntos de vista de los elementos interconectados (modports) Master-Slave Transmisor-Receptor Test-DUV y puede incluir elementos de sincronizaci\u00f3n: (clocking blocks)<\/p>\n","protected":false},"author":2,"featured_media":0,"parent":525,"menu_order":1,"comment_status":"closed","ping_status":"closed","template":"","meta":{"ub_ctt_via":"","footnotes":""},"class_list":["post-534","page","type-page","status-publish","hentry"],"featured_image_src":null,"_links":{"self":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/534","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages"}],"about":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/types\/page"}],"author":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/users\/2"}],"replies":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fcomments&post=534"}],"version-history":[{"count":3,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/534\/revisions"}],"predecessor-version":[{"id":542,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/534\/revisions\/542"}],"up":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/525"}],"wp:attachment":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fmedia&parent=534"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}