{"id":571,"date":"2020-11-12T12:29:29","date_gmt":"2020-11-12T12:29:29","guid":{"rendered":"http:\/\/dsd.webs.upv.es\/?page_id=571"},"modified":"2025-08-06T16:51:47","modified_gmt":"2025-08-06T16:51:47","slug":"memorias-ram","status":"publish","type":"page","link":"https:\/\/dsd.webs.upv.es\/?page_id=571","title":{"rendered":"Memorias RAM"},"content":{"rendered":"\n\n\n

RAM  de lectura as\u00edncrona<\/strong><\/span> <\/h2>\n\n\n\n
    \n
  • As\u00ed se las denomina a las que cambian el puerto de salida cuando cambia la direcci\u00f3n de lectura sin la necesidad de ning\u00fan flanco de reloj adicional <\/li>\n\n\n\n
  • No suele ser posible en la mayor\u00eda de las memorias embebidas de la mayor\u00eda de los fabricantes (XILINX, IntelFPGA, etc)\u200f\n
      \n
    • Sin embargo es posible en las memoras distribuidas de XILINX que implementan esta memoria con las CLB o slices y no utilizan los bloques embebidos de memoria <\/li>\n\n\n\n
    • Tambi\u00e9n es posible en las nuevas familias Cyclone 10, ARRIA 10 y STRATIX 10 de INtelFPGA mediante los MLAB <\/li>\n<\/ul>\n<\/li>\n<\/ul>\n\n\n\n

      RAM \u201csingle port\u201d<\/strong><\/h4>\n\n\n\n

      Entendidas como aquellas memorias que solo disponen de una entrada de direcciones (un solo posible acceso en cada instante) que sirve indistintamente a la escritura como a la lectura<\/p>\n\n\n\n

      Ejemplo. Modelo de la memoria as\u00edncrona \u201csingle port\u201d<\/h4>\n\n\n\n
      module ram_synch_in (data_in,\naddress, wren, inclock,\nSPO);\nparameter d_width = 16;\nparameter a_width = 6;\ninput [d_width-1:0] data;\ninput [a_width-1:0] address;\ninput wren, inclock;\noutput [d_width-1:0] SPO;\nlogic  [d_width-1:0] mem[(1<<a_width)-1:0];\nalways_ff @(posedge inclock)\u200f\n\tif (wr_en)\u200f\n\t\tmem[address] <=data_in;\n\t\nassign SPO = mem[address];\nendmodule<\/pre><\/div>\n\n\n
      \nmodule ram_synch_in (data_in,\naddress, wren, inclock,\nSPO);\nparameter d_width = 16;\nparameter a_width = 6;\ninput [d_width-1:0] data;\ninput [a_width-1:0] address;\ninput wren, inclock;\noutput [d_width-1:0] SPO;\nlogic  [d_width-1:0] mem[(1&lt;&lt;a_width)-1:0];\nalways_ff @(posedge inclock)\u200f\n\tif (wr_en)\u200f\n\t\tmem[address] &lt;=data_in;\n\t\nassign SPO = mem[address];\nendmodule\n<\/pre><\/div>\n\n\n
      \"\"<\/figure>\n\n\n\n
      RAM s\u00edncrona<\/span><\/strong><\/h2>\n\n\n\n
        \n
      • Cambian el puerto de salida cuando cambia la direcci\u00f3n de lectura con la necesidad de un flanco de reloj adicional <\/li>\n\n\n\n
      • Las memorias embebidas de la mayor\u00eda de los fabricantes son de este tipo (XILINX, IntelFPGA, etc)\u200f <\/li>\n\n\n\n
      • La tendencia es que estas memorias sean \u201cTrue Dual port\u201d y que permitan trabajar con relojes independientes en cada uno de los puertos<\/li>\n<\/ul>\n\n\n\n
        RAM \u00abDUAL port\u00bb<\/h4>\n\n\n\n
          \n
        • Disponen de dos entrada de direcciones (dos accesos simult\u00e1neos) si bien en su versi\u00f3n \u201csimple\u201d necesariamente una direcci\u00f3n servir\u00e1 para una acceso de lectura y la otra direcci\u00f3n para un acceso de escritura. <\/li>\n\n\n\n
        • Si estos accesos pueden ser configurados como lectura o escritura independientemente de c\u00f3mo trabaje el otro acceso estaremos hablando de \u201cTrue Dual Port\u201d<\/li>\n<\/ul>\n\n\n\n
          RAM s\u00edncrona \u00abSimple Dual Port\u00bb<\/h4>\n\n\n\n
          \"\"<\/figure>\n\n\n\n
          Existen dos estilos:<\/p>\n\n\n\n
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          • Registrar el puerto de salida\n
              \n
            • Hist\u00f3ricamente era m\u00e1s natural para XILINX que para IntelFPGA cuando se utiliza un sintetizador generalista: Leonardo, Synplify. Lo cual obliga a utilizar muchas veces pragmas para ayudar a la inferencia sobre IntelFPGA.<\/li>\n\n\n\n
            • Con el sintetizador de Quartus no hace falta pragmas y no infiere autom\u00e1ticamente \u201dglue logic\u201d para evitar desavenencias pre-post s\u00edntesis en el caso de lectura y escritura simult\u00e1nea sobre la misma direcci\u00f3n, de lo cual eres advertido.<\/li>\n\n\n\n
            • Da una idea de que si utilizamos el mismo reloj para ambos puertos y escribimos y leemos de la misma direcci\u00f3n, el dato extra\u00eddo por el puerto de salida ser\u00eda el antiguo.<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n\n\n
              \nmodule ram_dp #(parameter mem_depth=32, parameter size=8)\n(\ninput [size-1:0] data,\ninput wren,clock1,clock2,rden,\ninput [$clog2(mem_depth-1)-1:0] wraddress, \ninput [$clog2(mem_depth-1)-1:0] rdaddress,\noutput logic [size-1:0] DPO\n);\nlogic [size-1:0] mem [mem_depth-1 :0];\nalways_ff @(posedge clock1)\n  if (wren==1'b1)\n        mem[wraddress]&lt;=data_in;\nalways_ff @(posedge clock2)\n  if (rden==1'b1)\n        DPO&lt;=mem[rdaddress];   \n   \nendmodule \n<\/pre><\/div>\n\n\n
                \n
              • Registrar la direcci\u00f3n de lectura\n
                  \n
                • Hist\u00f3ricamente era m\u00e1s natural\u00a0 para IntelFPGA cuando se utiliza un sintetizador generalista: Leonardo, Synplify.<\/li>\n\n\n\n
                • En el caso del sintetizador de Quartus . Si a\u00f1ade l\u00f3gica adicional para evitar desavenencias para el caso simult\u00e1neo de lectura y escritura sobre la misma direcci\u00f3n<\/li>\n\n\n\n
                • Da una idea de que si utilizamos el mismo reloj para ambos puertos y escribimos y leemos de la misma direcci\u00f3n, el dato extra\u00eddo por el puerto de salida ser\u00eda el nuevo.<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n\n\n
                  \nmodule ram_dp #(parameter mem_depth=32, parameter size=8)\n(\ninput [size-1:0] data,\ninput wren,clock1,clock2,rden,\ninput [$clog2(mem_depth-1)-1:0] wraddress, \ninput [$clog2(mem_depth-1)-1:0] rdaddress,\noutput logic [size-1:0] DPO\n);\nlogic [size-1:0] mem [mem_depth-1 :0];\nlogic [$clog2(mem_depth-1)-1:0] rdaddress_reg,\t\t\t\nalways_ff @(posedge clock1)\n  if (wren==1'b1)\n        mem[wraddress]&lt;=data_in;\nalways_ff @(posedge clock2)\n  if (rden==1'b1)\n\trdaddress_reg&lt;=rdaddress;          \n   \nassign DPO&lt;=mem[rdaddress_reg]; \nendmodule\n<\/pre><\/div>\n\n\n
                  Inferencia de memorias RAM<\/span><\/h2>\n\n\n\n
                  Todos los c\u00f3digos expuestos intentan que tu SystemVerilog infiera autom\u00e1ticamente la RAM de las caracter\u00edsticas deseadas. Sin embargo hay que reconocer que a veces hay que leerse la letra peque\u00f1a del sintetizador que tienes entre manos para conseguir exactamente lo que deseas y muy posiblemente tengas que recurrir a pragmas y atributos espec\u00edficos de la herramienta<\/p>\n\n\n\n
                  Por ejemplo es posible que desees que el sintetizador utilice una alternativa espec\u00edfica de implementaci\u00f3n (si memorias embebidas o utilizaci\u00f3n de logic cells) y que no introduzca l\u00f3gica adicional para evitar desavenencias pre-post s\u00edntesis. En Quartus deber\u00edamos emplear el siguiente atributo que se colocar\u00eda antes de la declaraci\u00f3n del array bidimensional:<\/p>\n\n\n\n
                    \n
                  •  (* ramstyle = \u00abMLAB, no_rw_check\u00bb *)\u00a0 logic [d_width-1:0] mem[1<<a_width:0]\/ ;<\/li>\n<\/ul>\n\n\n\n
                    <\/p>\n","protected":false},"excerpt":{"rendered":"
                    RAM  de lectura as\u00edncrona RAM \u201csingle port\u201d Entendidas como aquellas memorias que solo disponen de una entrada de direcciones (un solo posible acceso en cada instante) que sirve indistintamente a la escritura como a la lectura Ejemplo. Modelo de la memoria as\u00edncrona \u201csingle port\u201d module ram_synch_in (data_in, address, wren, inclock, SPO); parameter d_width = 16; parameter a_width = 6; input [d_width-1:0] data; input [a_width-1:0] address; input wren, inclock; output [d_width-1:0] SPO; logic [d_width-1:0] mem[(1<<a_width)-1:0]; always_ff @(posedge inclock)\u200f if (wr_en)\u200f mem[address] <=data_in; assign SPO = mem[address]; endmodule RAM s\u00edncrona RAM \u00abDUAL port\u00bb RAM s\u00edncrona \u00abSimple Dual Port\u00bb Existen dos estilos: Inferencia de memorias RAM Todos los c\u00f3digos expuestos intentan que tu SystemVerilog infiera autom\u00e1ticamente la RAM de las caracter\u00edsticas deseadas. Sin embargo hay que reconocer que a veces hay que leerse la letra peque\u00f1a del sintetizador que tienes entre manos para conseguir exactamente lo que deseas y muy posiblemente tengas que recurrir a pragmas y atributos espec\u00edficos de la herramienta Por ejemplo es posible que desees que el sintetizador utilice una alternativa espec\u00edfica de implementaci\u00f3n (si memorias embebidas o utilizaci\u00f3n de logic cells) y que no introduzca l\u00f3gica adicional para evitar desavenencias pre-post s\u00edntesis. En Quartus deber\u00edamos emplear el siguiente atributo que se colocar\u00eda antes de la declaraci\u00f3n del array bidimensional:<\/p>\n","protected":false},"author":2,"featured_media":0,"parent":568,"menu_order":1,"comment_status":"closed","ping_status":"closed","template":"","meta":{"ub_ctt_via":"","footnotes":""},"class_list":["post-571","page","type-page","status-publish","hentry"],"featured_image_src":null,"_links":{"self":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/571","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages"}],"about":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/types\/page"}],"author":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/users\/2"}],"replies":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fcomments&post=571"}],"version-history":[{"count":14,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/571\/revisions"}],"predecessor-version":[{"id":1860,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/571\/revisions\/1860"}],"up":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/568"}],"wp:attachment":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fmedia&parent=571"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}