![\"This](\"https:\/\/poliformat.upv.es\/access\/content\/group\/GRA_12450_2019\/Ocultos\/Imagenes\/sv_simple_tb_with_scb.png\")
<\/figure>\n\n\n\nEn esta estructura las grandes construcciones que forman parte del banco de pruebas (module sin puertos del top) son:<\/p>\n\n\n\n
- \n
- DUT o DUV : dise\u00f1o bajo verificaci\u00f3n que ser\u00e1 un \u201cmodule\u201d instanciado<\/li>\n\n\n\n
- test: Elementos constituyentes del sistema de verificaci\u00f3n que ser\u00e1 un \u201cprogram\u201d instanciado<\/li>\n\n\n\n
- Elemento de comunicaci\u00f3n entre ambas construcciones que permita hacer llegar los est\u00edmulos generados por el test al DUV y permita observar tanto dichos est\u00edmulos como los resultados obtenidos por el DUV para hac\u00e9rselos llegar los elementos constitutivos del test. Esta construcci\u00f3n que permite esa comunicaci\u00f3n ser\u00e1 un \u201cinterface\u201d instanciado.<\/li>\n\n\n\n
- Y deber\u00edamos completar con un generador de reloj y un generador de reset, si bien este \u00faltimo podr\u00eda generarse en el test como un est\u00edmulo m\u00e1s.<\/li>\n<\/ul>\n\n\n
\n`timescale 1ns\/1ps\nmodule prueba_radicador();\n\/\/ constants \n\/\/ general purpose registers\nreg CLK;\nreg RESET;\n\n\/\/instanciacion del interfaz\ntest_if interfaz(.reloj(CLK),.rst(RESET));\n\n\/\/instanciaci\u00c3\u00b3n del disenyo \n top_duv duv (.bus(interfaz));\n \n\/\/instanciacion del program \nestimulos estim1 (.testar(interfaz),.monitorizar(interfaz)); \n\n\/\/ CLK\nalways\nbegin\n\tCLK = 1'b0;\n\tCLK = #50 1'b1;\n\t#50;\nend \n\n\/\/ RESET\ninitial\nbegin\n RESET=1'b1;\n # 1 RESET=1'b0;\n #99 RESET = 1'b1;\nend \n \nendmodule\n<\/pre><\/div>\n\n\n
Vamos a incluir dichos elementos empezando con el elemento de intercomunicaci\u00f3n, que desarrollaremos a trav\u00e9s de un \u00abinterface\u00bb<\/p>\n\n\n\n
INTERFAZ<\/h4>\n\n\n
\n`timescale 1ns\/1ps\ninterface test_if ( input bit reloj, input bit rst) ;\n logic empieza ;\n logic termina ;\n logic [7:0] data_in ;\n logic [4:0] data_out;\n clocking md @(posedge reloj);\n\tinput #1ns data_out;\n\tinput #1ns data_in;\n\tinput #1ns empieza;\n input #1ns termina;\n endclocking:md;\n clocking sd @(posedge reloj);\n input #2ns data_out;\n output #2ns data_in;\n input #2ns termina;\n output #2ns empieza; \n endclocking:sd;\n modport monitor (clocking md);\n modport test (clocking sd);\n modport duv (\n \t\tinput \treloj ,\n \t\tinput \trst ,\n \t\toutput termina ,\n \t\tinput \tempieza ,\n \t\tinput \t data_in ,\n \t\toutput data_out\n\t\t);\nendinterface\n<\/pre><\/div>\n\n\n
Este ejemplo de interfaz utiliza tres \u00abmod ports\u00bb : dos de ellos para proporcionar dos puntos de vista que debe usar el test: control (color violeta) y observabilidad (color granate); y un tercer punto de vista que utilizar\u00e1 el DUT (color azul en la figura)<\/p>\n\n\n\n
![\"This](\"https:\/\/dsd.webs.upv.es\/wp-content\/uploads\/2020\/11\/image.png\")
<\/figure>\n\n\n\n.<\/p>\n\n\n\n
Los dos modos que usar\u00e1 el test tienen asociados sus correspondientes \u00abclocking blocks\u00bb para sincronizar esas comunicaciones<\/p>\n\n\n\n
DUT<\/h4>\n\n\n\n
Como hemos basado la interconexi\u00f3n en el banco de pruebas mediante \u00abinterface\u00bb el top del dise\u00f1o suele ser un fichero de adaptaci\u00f3n de interfaz a puertos y viceversa.<\/p>\n\n\n\n
<\/pre>\n\n\n
\nmodule top_duv (test_if.duv bus) ; \n\n\nsed radicador_duv(\n .CLK (bus.reloj), \/\/ Clock input\n.RESET (bus.rst), \/\/ Active LOW ASINCRONOUS reset\n.X (bus.data_in), \/\/ Data input\n.COUNT (bus.data_out),\/\/ Data Output\n.START (bus.empieza), \/\/ duv empieza\n .FIN (bus.termina) \/\/duv termina\n);\n\nendmodule\n<\/pre><\/div>\n\n\n
TEST<\/h4>\n\n\n\n
Este elemento es el que m\u00e1s hemos cambiado.<\/p>\n\n\n\n
<\/pre>\n\n\n
\nprogram estimulos\n (test_if.test testar,\n test_if.monitor monitorizar \n );\n \nutilidades_verificacion::enviroment casos = new(testar, monitorizar); \/\/declaraci\u00f3n e instanciaci\u00f3n objeto \n\ninitial\nbegin\n casos.muestrear;\n $display("hacemos un test directo");\n casos.prueba_directa;\n $display("functional coverage after prueba_directa is %e", casos.valores_X_trigger.get_coverage());\n \/\/ $stop; \n \n $display("hacemos un test random de pares");\n casos.prueba_random_pares;\n $display("functional coverage after prueba_random_pares is %e", casos.valores_X_trigger.get_coverage());\n\/\/ $stop; \n \n $display("hacemos un test random de impares");\n casos.prueba_random_impares;\n $display("functional coverage afterprueba_random_impares is %e", casos.valores_X_trigger.get_coverage());\n $stop; \n\nend\nendprogram\n<\/pre><\/div>\n\n\nDestacan en dicho c\u00f3digo lo siguiente:<\/p>\n\n\n\n
- \n
- Realizaci\u00f3n con la construcci\u00f3n \u00abprogram\u00bb. Como ya he dicho reiterada veces muchos ingenieros de verificaci\u00f3n prefieren seguir utilizando un \u00abmodule\u00bb<\/li>\n\n\n\n
- Dicho \u00abprogram\u00bb consiste de\n
- \n
- un \u00abinitial\u00bb principal donde se suceden los diferentes casos contemplados en la verificaci\u00f3n y<\/li>\n\n\n\n
- de un objeto de la clase \u00abenviroment\u00bb donde se encuentran los siguientes elementos:\n
- \n
- Los covergroups<\/li>\n\n\n\n
- La clase de RCSG<\/li>\n\n\n\n
- La clase del Scoreboard<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n\n\n\n
- \n
- Para poder declarar e instanciar un objeto de la clase enviroment hemos utilizado un \u00abpackage\u00bb denominado utilizades_verificacion que es importado utilizando el operador ::. Esto es una alternativa m\u00e1s elegante que nos permite que la compilaci\u00f3n no tenga problemas aunque estos elementos sean guardados en ficheros diferentes, en cuyo caso la visibilidad de las clases solo es conseguida si son incluidos los ficheros (soluci\u00f3n poco elegante) o si son importados los objetos.<\/li>\n\n\n\n
- La inclusi\u00f3n de los covergroups en una clase (enviroment) en lugar de en el interior directamente del program nos sirve de ejemplo para observar los \u00abembedded covergroups\u00bb en los cuales\n
- \n
- Definir : con la construci\u00f3n covergroup<\/li>\n\n\n\n
- Declaraci\u00f3n es impl\u00edcita<\/li>\n\n\n\n
- Instanciaci\u00f3n: con el constructor new<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n\n\n\n
Veamos esa declaraci\u00f3n de package con esas clases, objetos y covergroups<\/p>\n\n\n
\npackage utilidades_verificacion;\nclass RCSG;\n rand logic [7:0] valor;\n constraint impares {valor[0] == 1'b1;}\n constraint pares {valor[0] == 1'b0;}\nendclass\nclass Scoreboard;\n reg [3:0] cola_targets [$];\n reg [3:0] target,pretarget,salida_obtenida;\n reg FINAL;\n virtual test_if.monitor mports;\n \n function new (virtual test_if.monitor mpuertos);\n begin\n this.mports = mpuertos;\n end\n endfunction\n \n task monitor_input;\n begin\n while (1)\n begin \n @(mports.md);\n if (mports.md.empieza==1'b1)\n begin\n pretarget=$floor($sqrt(mports.md.data_in));\/\/funcion ideal de obtencion e raiz cuadrada\n cola_targets={pretarget,cola_targets};\/\/meto el valor deseado en la cola\n end\n\t\tend\n end\n endtask\n task monitor_output;\n begin\n while (1)\n begin \n @(mports.md);\n if (mports.md.termina==1'b1)\n begin\n \tFINAL=mports.md.termina;\n \ttarget= cola_targets.pop_back();\n \tsalida_obtenida=mports.md.data_out;\n assert (salida_obtenida==target) else $error("operacion mal realizada: la raiz cuadrada de %d es %d y tu diste %d",mports.md.data_in,target,salida_obtenida);\n end\n\t\tend\n end\n endtask \n \n \n \nendclass \n \nclass enviroment;\n virtual test_if.test testar_ports;\n virtual test_if.monitor monitorizar_ports;\n \n\/\/esto nos permitir\u00c3\u00a1 utilziar el operador ## para los ciclos de reloj\n \ncovergroup valores_X; \n idea1:coverpoint monitorizar_ports.md.data_in;\n idea2:coverpoint monitorizar_ports.md.data_in\n {\n bins cero ={8'h00};\n bins extremo = {8'h80};\n }\nendgroup; \ncovergroup valores_X_trigger @(monitorizar_ports.md);\n mon_entradas_pares:coverpoint monitorizar_ports.md.data_in \n {\n wildcard bins impares[] ={8'bxxxxxxx0};\n }\n mon_entradas_impares:coverpoint monitorizar_ports.md.data_in \n {\n wildcard bins pares[] ={8'bxxxxxxx1};\n }\nendgroup; \n\/\/declaraciones de objetos\nScoreboard sb;\nRCSG busInst;\n \nfunction new (virtual test_if.test ports, virtual test_if.monitor mports);\n begin\n testar_ports = ports;\n monitorizar_ports = mports;\n \/\/instanciaci\u00f3n objetos\n busInst = new;\/\/construimos la case de valores random\n valores_X=new;\/\/construimos el covergroup\n valores_X_trigger=new;\/\/construimos el covergroup\n sb=new(monitorizar_ports); \/\/construimos el scoreboard\n \/\/inicializacion \n testar_ports.sd.empieza <= 1'b0;\n testar_ports.sd.data_in <= 8'd0;\n end\n endfunction \n\/\/declaraciones de 4 metodos\n \ntask muestrear;\nbegin\n \/\/lanzamiento de procedimientos de monitorizacion\n fork\n sb.monitor_input; \/\/lanzo el procedimiento de monitorizacion cambio entrada y calculo del valor target\n sb.monitor_output;\/\/lanzo el procedimiento de monitorizacion cambio salida y comparacion ideal\n join_none\nend\nendtask \ntask prueba_directa;\n\ttestar_ports.sd.empieza <= 1'b0;\n\ttestar_ports.sd.data_in <= 8'd25;\n repeat(3) @(testar_ports.sd);\n\ttestar_ports.sd.empieza <= 1'b1;\n @(testar_ports.sd);\n\ttestar_ports.sd.empieza <= 1'b0;\n @(negedge testar_ports.sd.termina);\nendtask\ntask prueba_random_impares;\n while ( valores_X_trigger.mon_entradas_impares.get_coverage()<80)\n\tbegin\n\t busInst.pares.constraint_mode(0);\n\t $display("pruebo con impares");\n\t assert (busInst.randomize()) else $fatal("randomization failed");\n \ttestar_ports.sd.data_in<= busInst.valor;\t\n \tvalores_X.sample();\n @(testar_ports.sd);\n\t testar_ports.sd.empieza <= 1'b1;\n @(testar_ports.sd);\n\t testar_ports.sd.empieza <= 1'b0;\n @(negedge testar_ports.sd.termina);\n end\nendtask\ntask prueba_random_pares;\n while ( valores_X_trigger.mon_entradas_pares.get_coverage()<80)\n\tbegin\n \t busInst.impares.constraint_mode(0);\n\t busInst.pares.constraint_mode(1);\n\t $display("pruebo con pares");\n\t assert (busInst.randomize()) else $fatal("randomization failed");\n \ttestar_ports.sd.data_in <= busInst.valor;\t\n \tvalores_X.sample(); \n @(testar_ports.sd);\n testar_ports.sd.empieza <= 1'b1;\n @(testar_ports.sd);\n\t testar_ports.sd.empieza <= 1'b0;\n @(negedge testar_ports.sd.termina);\n end\nendtask\n \nendclass\nendpackage\n<\/pre><\/div>\n\n\nVamos a ver todo el proyecto en el siguiente laboratorio virtual. Esta soluci\u00f3n de banco de pruebas funciona perfectamente en questasim aun cuando el \u00abtestbench\u00bb sea distribuido en cuatro ficheros:<\/p>\n\n\n\n
- \n
- interfaz.sv<\/li>\n\n\n\n
- test.sv<\/li>\n\n\n\n
- enviroment.sv<\/li>\n\n\n\n
- banco_pruebas.sv<\/li>\n<\/ul>\n\n\n\n
Laboratorio virtual<\/h2>\n\n\n\n
https:\/\/www.edaplayground.com\/x\/78af<\/a><\/p>\n\n\n\n
![\"\"](\"https:\/\/dsd.webs.upv.es\/wp-content\/uploads\/2023\/09\/image-8.png\")
<\/a><\/figure>\n","protected":false},"excerpt":{"rendered":"Siguiendo los pasos de la creaci\u00f3n de un banco de pruebas para el radicador que responda a una estructura m\u00e1s actual y basada en systemVerilog, hemos visto conveniente hacer unas \u00faltimas incorporaciones que os puedan ayudar a mejorar el estilo de vuestros bancos de pruebas. Empecemos recordando la estructura que deseamos Estructura del banco de pruebas SystemVerilog En esta estructura las grandes construcciones que forman parte del banco de pruebas (module sin puertos del top) son: Vamos a incluir dichos elementos empezando con el elemento de intercomunicaci\u00f3n, que desarrollaremos a trav\u00e9s de un \u00abinterface\u00bb INTERFAZ Este ejemplo de interfaz utiliza tres \u00abmod ports\u00bb : dos de ellos para proporcionar dos puntos de vista que debe usar el test: control (color violeta) y observabilidad (color granate); y un tercer punto de vista que utilizar\u00e1 el DUT (color azul en la figura) . Los dos modos que usar\u00e1 el test tienen asociados sus correspondientes \u00abclocking blocks\u00bb para sincronizar esas comunicaciones DUT Como hemos basado la interconexi\u00f3n en el banco de pruebas mediante \u00abinterface\u00bb el top del dise\u00f1o suele ser un fichero de adaptaci\u00f3n de interfaz a puertos y viceversa. TEST Este elemento es el que m\u00e1s hemos cambiado. Destacan en dicho c\u00f3digo lo siguiente: Veamos esa declaraci\u00f3n de package con esas clases, objetos y covergroups Vamos a ver todo el proyecto en el siguiente laboratorio virtual. Esta soluci\u00f3n de banco de pruebas funciona perfectamente en questasim aun cuando el \u00abtestbench\u00bb sea distribuido en cuatro ficheros: Laboratorio virtual https:\/\/www.edaplayground.com\/x\/78af<\/p>\n","protected":false},"author":2,"featured_media":0,"parent":463,"menu_order":5,"comment_status":"closed","ping_status":"closed","template":"","meta":{"_crdt_document":"","ub_ctt_via":"","footnotes":""},"class_list":["post-680","page","type-page","status-publish","hentry"],"featured_image_src":null,"_links":{"self":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/680","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages"}],"about":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/types\/page"}],"author":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/users\/2"}],"replies":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fcomments&post=680"}],"version-history":[{"count":10,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/680\/revisions"}],"predecessor-version":[{"id":1925,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/680\/revisions\/1925"}],"up":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/463"}],"wp:attachment":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fmedia&parent=680"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}