{"id":905,"date":"2021-05-25T14:05:53","date_gmt":"2021-05-25T14:05:53","guid":{"rendered":"https:\/\/dsd.webs.upv.es\/?page_id=905"},"modified":"2025-08-06T16:44:54","modified_gmt":"2025-08-06T16:44:54","slug":"maquinas-con-salidas-registradas","status":"publish","type":"page","link":"https:\/\/dsd.webs.upv.es\/?page_id=905","title":{"rendered":"M\u00e1quinas con salidas registradas"},"content":{"rendered":"\n

Con el fin de tener unas salidas libres de \u201cglitches\u201d y lo m\u00e1s r\u00e1pidas posibles con respecto al flanco activo de reloj, suelen necesitarse m\u00e1quinas de estados finitos con las salidas registradas.<\/p>\n\n\n\n

En t\u00e9rminos generales registrar una salida implica directamente retrasar el funcionamiento de dichas salidas un ciclo de reloj y as\u00ed veremos que ser\u00e1 absolutamente cierto e inevitable en las M\u00e1quinas Mealy; pero no as\u00ed en las m\u00e1quinas Moore como ahora veremos<\/p>\n\n\n\n

Pautas generales<\/h3>\n\n\n\n

Veamos que ocurre con los modelos b\u00e1sicos de m\u00e1quinas de estados (FSM)  cuando queremos registrar las salidas:<\/p>\n\n\n\n

1.     En realidad el modelo Medvedev visto anteriormente puede contemplarse como una m\u00e1quina con salidas registradas. No requiere transformaci\u00f3n<\/p>\n\n\n\n

2.     Las m\u00e1quinas Mealy son f\u00e1cilmente transformables, aunque esta transformaci\u00f3n va a tener el coste de retrasar un ciclo las salidas. El modelo funcional quedar\u00eda de la siguiente forma:<\/p>\n\n\n\n

\"\"\/<\/figure>\n\n\n\n

Figura Ilustraci\u00f3n 6<\/strong> .Modelo Mealy registrado<\/p>\n\n\n\n

            Evidentemente podr\u00edamos adoptar un estilo de descripci\u00f3n con cuatro procesos que modelizaran cada uno de los bloques del modelo funcional. Sin embargo podemos como antes reunir los dos circuitos secuenciales en uno solo, con lo cual tendr\u00edamos \u00fanicamente tres procesos como podemos ver en el Ejemplo 6<\/strong><\/p>\n\n\n

\nmodule mealy_reg (RELOJ, RESET_A, SALIDA_REG,  ENTRADA);\n    input RELOJ,ENTRADA,RESET_A;\n    output SALIDA;\nparameter [1:0] \/*synopsys enum hola*\/ Q1=2'H0, Q2=2'H1, Q3=2'H2 ;\nreg SALIDA,SALIDA_REG;\nreg [1:0] \/*synopsys enum hola*\/ ESTADO, ESTADO_PROX; \nalways @(ESTADO or ENTRADA) \ncase (ESTADO) \/\/synopsys full_case\n    Q1 : if (!ENTRADA) ESTADO_PROX=Q2;else ESTADO_PROX=Q1;\n    Q2 : if (ENTRADA) ESTADO_PROX=Q3; else ESTADO_PROX=Q2;\n    Q3 : if (!ENTRADA) ESTADO_PROX=Q2;else ESTADO_PROX=Q1;\nendcase\nalways @(posedge RELOJ or negedge RESET_A)\nif (!RESET_A) begin\n    ESTADO &lt;= Q1;\n    SALIDA_REG&lt;=1'b0;\n    end \nelse    begin\n    ESTADO&lt;=ESTADO_PROX ;\n    SALIDA_REG&lt;=SALIDA;\n    end\n always @(ESTADO or ENTRADA) \ncase (ESTADO) \n    Q1 : SALIDA=1'b0;\n    Q2 : SALIDA=1'b0;\n    Q3 : if (!ENTRADA) SALIDA=1'b1;else SALIDA=1'b0;\n      default:  SALIDA=1'bx;\nendcase\nendmodule\n<\/pre><\/div>\n\n\n
Ejemplo 6<\/strong>: M\u00e1quina Mealy registrada con tres procesos.<\/p>\n","protected":false},"excerpt":{"rendered":"
Con el fin de tener unas salidas libres de \u201cglitches\u201d y lo m\u00e1s r\u00e1pidas posibles con respecto al flanco activo de reloj, suelen necesitarse m\u00e1quinas de estados finitos con las salidas registradas. En t\u00e9rminos generales registrar una salida implica directamente retrasar el funcionamiento de dichas salidas un ciclo de reloj y as\u00ed veremos que ser\u00e1 absolutamente cierto e inevitable en las M\u00e1quinas Mealy; pero no as\u00ed en las m\u00e1quinas Moore como ahora veremos Pautas generales Veamos que ocurre con los modelos b\u00e1sicos de m\u00e1quinas de estados (FSM)  cuando queremos registrar las salidas: 1.     En realidad el modelo Medvedev visto anteriormente puede contemplarse como una m\u00e1quina con salidas registradas. No requiere transformaci\u00f3n 2.     Las m\u00e1quinas Mealy son f\u00e1cilmente transformables, aunque esta transformaci\u00f3n va a tener el coste de retrasar un ciclo las salidas. El modelo funcional quedar\u00eda de la siguiente forma: Figura Ilustraci\u00f3n 6 .Modelo Mealy registrado             Evidentemente podr\u00edamos adoptar un estilo de descripci\u00f3n con cuatro procesos que modelizaran cada uno de los bloques del modelo funcional. Sin embargo podemos como antes reunir los dos circuitos secuenciales en uno solo, con lo cual tendr\u00edamos \u00fanicamente tres procesos como podemos ver en el Ejemplo 6 Ejemplo 6: M\u00e1quina Mealy registrada con tres procesos.<\/p>\n","protected":false},"author":2,"featured_media":0,"parent":0,"menu_order":0,"comment_status":"closed","ping_status":"closed","template":"","meta":{"_crdt_document":"","ub_ctt_via":"","footnotes":""},"class_list":["post-905","page","type-page","status-publish","hentry"],"featured_image_src":null,"_links":{"self":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/905","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages"}],"about":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/types\/page"}],"author":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/users\/2"}],"replies":[{"embeddable":true,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fcomments&post=905"}],"version-history":[{"count":3,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/905\/revisions"}],"predecessor-version":[{"id":1853,"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=\/wp\/v2\/pages\/905\/revisions\/1853"}],"wp:attachment":[{"href":"https:\/\/dsd.webs.upv.es\/index.php?rest_route=%2Fwp%2Fv2%2Fmedia&parent=905"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}