unpacked arrays – Rincón de SystemVerilog

Veamos en primer lugar un ejemplo sencillo de “unpacked array”

bit a [3:0];

1	bit a [3:0];

Si queremos varias dimensiones , podemos ver el siguiente ejemplo:

logic xdata [3:0][2:0][1:0][7:0];

1	logic xdata [3:0][2:0][1:0][7:0];

La unidad más grande accesible es 1 bit

También se puede definir un “unpacket” mediante un tamaño en lugar de un rango

bit a [4]; // que seria equivalente a 
bit a [0:3];

1 2	bit a [4]; // que seria equivalente a bit a [0:3];