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Rincón de SystemVerilog
Soporte para Integración de Sistemas Digitales
Acceso usuarios
Blog
Sintaxis básica
Arrays
packet arrays
unpacked arrays
Combinacion “packed and unpacked arrays”
Ejemplo RTL
Inicialización de arrays
Array Referencing & Copying
Arrays dinámicos
Arrays asociativos
Colas
Simulación de Arrays
Diseño
Diseño de FSM
Máquinas Moore
Máquinas Mealy
Codificación de los estados
Máquinas con salidas decodificadas en los estados
Máquinas con salidas registradas
Máquinas Moore con salidas registradas
Memorias
Memorias ROM
Memorias RAM
Estructura
Nuevas construcciones para verificación
Program
Clocking blocks
Nuevas construcciones para diseño y verificación
Generate
Interface
Verificación
Simulación básica
Generación de estímulos
Observación de resultados
Aserciones 1ª parte
Aserciones: cuestiones básicas
Aserciones: Tipos
Aserciones inmediatas
Aserciones concurrentes
Disable iff
Aserciones monociclo
Aserción monociclo con implicación
Secuencias en la condición de implicación
Aserciones 2ª parte
Aserciones multiciclo
Repeticiones en aserciones multiciclo
Aserciones multicliclo con implicación
Funciones predefinidas
Aserciones de secuencias combinadas
Operador Throughout
Secuencias
RCSG
Idea principal
Definición
Aleatorización
Driver
Cobertura funcional
Idea principal
Definición de covergroups
Coverpoints y cross
Seguimiento e Informes
Monitorización y muestreo
Banco de pruebas
Estructura clásica
Paso 1: Introducción de RCSG y cobertura funcional
Paso 2: Program y modelo de referencia
Paso 3: Clocking block y monitorización
Paso 4: Interface y scoreboard
Paso 5: ordenandolo todo un poco
Estructura SystemVerilog
UVM
Creación del proyecto
Creación del top
Creación del test
Secuencia de estímulos
Observación de resultados
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Horario Asignatura
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