Estructura SystemVerilog

En esta estructura las grandes construcciones que forman parte del banco de pruebas (module sin puertos del top) son:

  • DUT o DUV : diseño bajo verificación que será un “module” instanciado
  • test: Elementos constituyentes del sistema de verificación que será un “program” instanciado
  • Elemento de comunicación entre ambas construcciones que permita hacer llegar los estímulos generados por el test al DUV y permita observar tanto dichos estímulos como los resultados obtenidos por el DUV para hacérselos llegar los elementos constitutivos del test. Esta construcción que permite esa comunicación será un “interface” instanciado.