Disable iff – Rincón de SystemVerilog

No habilitación de la aserción ante ciertas condiciones:

Ejemplo:

puntero_llenado: assert property (@(posedge CLOCK) disable iff(RESET_N===1'bx) $onehot(COUNTDEF)) else $error("te pille");

1	puntero_llenado: assert property (@(posedge CLOCK) disable iff(RESET_N===1'bx) $onehot(COUNTDEF)) else $error("te pille");

Por tanto en este ejemplo estoy comprobando que una variable denominada COUNTDEF siempre sigue una codificación one_hot. Esta comprobación está habilitada para todos los flancos de subida de CLOCK siempre y cuando el RESET_N no este en valor desconocido.