Siguiendo los pasos de la creación de un banco de pruebas para el radicador que responda a una estructura más actual y basada en systemVerilog, hemos visto conveniente hacer unas últimas incorporaciones que os puedan ayudar a mejorar el estilo de vuestros bancos de pruebas. Empecemos recordando la estructura que deseamos Estructura del banco de pruebas SystemVerilog En esta estructura…
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Funcionamiento de clocking blocks
Vamos a poner un ejemplo de clocking block insertado dentro de un modulo Driver Si analizamos la generación de la secuencia de sd.dout (25=>33) podemos observar el efecto del clocking block en la copia exacta que tenemos en la señal dout retrasada un tiempo exactamente igual al skew especificado en la línea 8 Muestreo En cuanto a din (que es…